• 设为首页
  • 加入收藏
  • 联系邮箱
  • 网站首页
  • 期刊介绍
    • 期刊简介
    • 历任主编
    • 期刊荣誉
  • 编委会
    • 社长及主编
    • 主任委员
    • 编委名单
  • 投稿指南
    • 作者须知
    • 投稿步骤
    • 范文(规范细则)
    • 稿件处理流程
    • 著作权转让协议
  • 期刊影响力
  • 开放获取
  • 出版道德政策
    • 出版伦理声明
    • 学术不端认定和处理方法
    • 广告及市场推广
    • 同行评议流程
    • 斟误和撤回
    • 回避制度
    • 文章署名及版权转让
  • 历年目次
  • 联系我们
  • English
站内检索    
 
程勇,张怡龙,毕训训,罗长青.基于复系数-延时信号消除法的锁相环设计[J].电测与仪表,2020,57(15):123-128.
Cheng Yong,Zhang Yilong,Bi Xunxun,Luo Changqing.Design of phase-locked loop based on complex coefficient-delay signal elimination method[J].Electrical Measurement & Instrumentation,2020,57(15):123-128.
基于复系数-延时信号消除法的锁相环设计
Design of phase-locked loop based on complex coefficient-delay signal elimination method
DOI:10.19753/j.issn1001-1390.2020.15.020
中文关键词:  软件锁相环  复系数滤波  高次谐波  负序分量  级联延时信号消除
英文关键词:software  phase-locked  loop, complex  coefficient filtering, High  order harmonic, negative  sequence component, cascaded  delay signal  cancellation
基金项目:陕西省科技厅工业公关项目(2016GY-064);陕西省重点实验室后补助资助项目(2014SSJ2002)
           
作者中文名作者英文名单位
程勇Cheng Yong西安科技大学电气与控制工程学院
张怡龙Zhang Yilong西安科技大学电气与控制工程学院
毕训训Bi Xunxun西安科技大学电气与控制工程学院
罗长青Luo Changqing西安科技大学电气与控制工程学院
摘要点击次数: 1675
中文摘要:
      针对电网电压不平衡和谐波污染等复杂工况下传统软件锁相环锁相精度不足等问题,提出一种新型软件锁相环的设计方法。文章分析了传统锁相环的基本原理,对电网频率、锁相环输出频率、相位差对锁相性能的影响进行了研究。通过在两相静止坐标系中施加复系数滤波环节抑制电网高次谐波和负序分量的影响,再利用级联延时信号消除法滤除较低次的特定次谐波。通过仿真结果分析表明所提出锁相环具有良好的动态特性和锁相精度,可以在电网电压不平衡和谐波污染等复杂工况下快速准确完成锁相。
英文摘要:
      Aiming at the problems of insufficient phase locking accuracy of traditional software phase-locked loops (PLL) under complex conditions such as grid voltage imbalance and harmonic pollution, a new software phase-locked loop design method is proposed. The basic principle of traditional PLL, and influence of power grid frequency, PLL output frequency and phase difference on PLL performance is analyzed in this paper. By applying a complex coefficient filtering (CCF) link in the two-phase stationary reference frame to suppress the influence of the higher harmonics and negative sequence component of the power grid, the cascaded delay signal cancellation (CDSC) method is used to filter out the lower specified harmonics. The simulation results show that the proposed phase-locked loop has good dynamic characteristics and phase-locked accuracy, and can quickly and accurately complete the phase-locked loop under complex conditions such as unbalanced voltage and harmonic pollution.
查看全文  查看/发表评论  下载PDF阅读器
关闭
  • 哈尔滨电工仪表研究所有限公司
  • 中国电工仪器仪表信息网
  • 中国仪器仪表学会
  • 中华人民共和国新闻出版总署
  • 中国科技期刊编辑学会
  • 黑龙江省科学技术协会
  • 编辑之家
  • 中国知网
  • 万方数据库
  • 维普网
  • 北极星电力网
  • 中华中控网
  • 网站首页
  • 期刊介绍
    • 期刊简介
    • 历任主编
    • 期刊荣誉
  • 编委会
    • 社长及主编
    • 主任委员
    • 编委名单
  • 投稿指南
    • 作者须知
    • 投稿步骤
    • 范文(规范细则)
    • 稿件处理流程
    • 著作权转让协议
  • 期刊影响力
  • 开放获取
  • 出版道德政策
    • 出版伦理声明
    • 学术不端认定和处理方法
    • 广告及市场推广
    • 同行评议流程
    • 斟误和撤回
    • 回避制度
    • 文章署名及版权转让
  • 历年目次
  • 联系我们
地址:哈尔滨市松北区创新路2000号    邮编:150028
邮箱:dcyb@vip.163.com    电话:0451-86611021;87186023
© 2012 电测与仪表    哈公网监备2301003445号
黑ICP备11006624号-1
技术支持:北京勤云科技发展有限公司